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VHDL急需

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楼主
JJJ1234 发表于 08-5-6 21:33:29 | 只看该作者 回帖奖励 |倒序浏览 |阅读模式
用VHDL设计四位同步二进制加减计数器,输入为时钟端CLK,异步清除端CLR,UPDOWN是加减控制端,当UPDOWN为1时执行加法,当为0时执行减法,进位输出端为C
沙发
yx19850621 发表于 08-5-7 15:06:18 | 只看该作者
你想要VHDL写的程序命令?
论坛里只有VHDL的相关的资料,这个具体问题还得需要你自己解决!
建议,你 可以找找老师和学长!
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